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DDR測(cè)試
DDRDIMM內(nèi)存條測(cè)試處理內(nèi)存條測(cè)試儀重要的部分是自動(dòng)處理機(jī)。處理機(jī)一般采用鍍金連接器以保證與內(nèi)存條良好的電接觸。在頻率為266MHz時(shí),2英寸長(zhǎng)的連接器將會(huì)造成測(cè)試信號(hào)極大衰減。為解決上述難題,一種新型處理機(jī)面市了。它采用普通手動(dòng)測(cè)試儀的插槽。測(cè)試儀可以模擬手動(dòng)插入,平穩(wěn)地插入待測(cè)內(nèi)存條的插槽;一旦測(cè)試完成,內(nèi)存條又可以平穩(wěn)地從插槽中拔出。
克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室
地址:深圳市南山區(qū)南頭街道中祥路8號(hào)君翔達(dá)大廈A棟2樓H區(qū) DDR測(cè)試USB眼圖測(cè)試設(shè)備?USB測(cè)試DDR測(cè)試檢查
8.PCBLayout在實(shí)際的PCB設(shè)計(jì)時(shí),考慮到SI的要求,往往有很多的折中方案。通常,需要優(yōu)先考慮對(duì)于那些對(duì)信號(hào)的完整性要求比較高的。畫PCB時(shí),當(dāng)考慮以下的一些相關(guān)因素,那么對(duì)于設(shè)計(jì)PCB來(lái)說(shuō)可靠性就會(huì)更高。1)首先,要在相關(guān)的EDA工具里設(shè)置好拓?fù)浣Y(jié)構(gòu)和相關(guān)約束。2)將BGA引腳突圍,將ADDR/CMD/CNTRL引腳布置在DQ/DQS/DM字節(jié)組的中間,由于所有這些分組操作,為了盡可能少的信號(hào)交叉,一些的管腳也許會(huì)被交換到其它區(qū)域布線。3)由串?dāng)_仿真的結(jié)果可知,盡量減少短線(stubs)長(zhǎng)度。通常,短線(stubs)是可以被削減的,但不是所有的管腳都做得到的。在BGA焊盤和存儲(chǔ)器焊盤之間也許只需要兩段的走線就可以實(shí)現(xiàn)了,但是此走線必須要很細(xì),那么就提高了PCB的制作成本,而且,不是所有的走線都只需要兩段的,除非使用微小的過(guò)孔和盤中孔的技術(shù)。終,考慮到信號(hào)完整性的容差和成本,可能選擇折中的方案。解決方案DDR測(cè)試故障DDR3總線的解碼方法;
DDR測(cè)試
除了DDR以外,近些年隨著智能移動(dòng)終端的發(fā)展,由DDR技術(shù)演變過(guò)來(lái)的LPDDR(Low-PowerDDR,低功耗DDR)也發(fā)展很快。LPDDR主要針對(duì)功耗敏感的應(yīng)用場(chǎng)景,相對(duì)于同一代技術(shù)的DDR來(lái)說(shuō)會(huì)采用更低的工作電壓,而更低的工作電壓可以直接減少器件的功耗。比如LPDDR4的工作電壓為1.1V,比標(biāo)準(zhǔn)的DDR4的1.2V工作電壓要低一些,有些廠商還提出了更低功耗的內(nèi)存技術(shù),比如三星公司推出的LPDDR4x技術(shù),更是把外部I/O的電壓降到了0.6V。但是要注意的是,更低的工作電壓對(duì)于電源紋波和串?dāng)_噪聲會(huì)更敏感,其電路設(shè)計(jì)的挑戰(zhàn)性更大。除了降低工作電壓以外,LPDDR還會(huì)采用一些額外的技術(shù)來(lái)節(jié)省功耗,比如根據(jù)外界溫度自動(dòng)調(diào)整刷新頻率(DRAM在低溫下需要較少刷新)、部分陣列可以自刷新,以及一些對(duì)低功耗的支持。同時(shí),LPDDR的芯片一般體積更小,因此占用的PCB空間更小。
對(duì)于DDR2和DDR3,時(shí)鐘信號(hào)是以差分的形式傳輸?shù)?,而在DDR2里,DQS信號(hào)是以單端或差分方式通訊取決于其工作的速率,當(dāng)以高度速率工作時(shí)則采用差分的方式。顯然,在同樣的長(zhǎng)度下,差分線的切換時(shí)延是小于單端線的。根據(jù)時(shí)序仿真的結(jié)果,時(shí)鐘信號(hào)和DQS也許需要比相應(yīng)的ADDR/CMD/CNTRL和DATA線長(zhǎng)一點(diǎn)。另外,必須確保時(shí)鐘線和DQS布在其相關(guān)的ADDR/CMD/CNTRL和DQ線的當(dāng)中。由于DQ和DM在很高的速度下傳輸,所以,需要在每一個(gè)字節(jié)里,它們要有嚴(yán)格的長(zhǎng)度匹配,而且不能有過(guò)孔。差分信號(hào)對(duì)阻抗不連續(xù)的敏感度比較低,所以換層走線是沒(méi)多大問(wèn)題的,在布線時(shí)優(yōu)先考慮布時(shí)鐘線和DQS。用DDR的BGA探頭引出測(cè)試信號(hào);
4)將Vref的去耦電容靠近Vref管腳擺放;Vtt的去耦電容擺放在遠(yuǎn)的一個(gè)SDRAM外端;VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設(shè)計(jì)中,并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線,這樣可以減少阻抗,通常,兩端段的扇出走線會(huì)垂直于電容布線。5)當(dāng)切換平面層時(shí),盡量做到長(zhǎng)度匹配和加入一些地過(guò)孔,這些事先應(yīng)該在EDA工具里進(jìn)行很好的仿真。通常,在時(shí)域分析來(lái)看,差分線的正負(fù)兩根線要做到延時(shí)匹配,保證其誤差在+/-2ps,而其它的信號(hào)要做到+/-10ps。DDR關(guān)于信號(hào)建立保持是的定義;解決方案DDR測(cè)試故障
DDR的信號(hào)測(cè)試和協(xié)議測(cè)試;USB測(cè)試DDR測(cè)試檢查
3.互聯(lián)拓?fù)鋵?duì)于DDR2和DDR3,其中信號(hào)DQ、DM和DQS都是點(diǎn)對(duì)點(diǎn)的互聯(lián)方式,所以不需要任何的拓?fù)浣Y(jié)構(gòu),然而例外的是,在multi-rankDIMMs(DualInLineMemoryModules)的設(shè)計(jì)中并不是這樣的。在點(diǎn)對(duì)點(diǎn)的方式時(shí),可以很容易的通過(guò)ODT的阻抗設(shè)置來(lái)做到阻抗匹配,從而實(shí)現(xiàn)其波形完整性。而對(duì)于ADDR/CMD/CNTRL和一些時(shí)鐘信號(hào),它們都是需要多點(diǎn)互聯(lián)的,所以需要選擇一個(gè)合適的拓?fù)浣Y(jié)構(gòu),圖2列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu),其中Fly-By拓?fù)浣Y(jié)構(gòu)是一種特殊的菊花鏈,它不需要很長(zhǎng)的連線,甚至有時(shí)不需要短線(Stub)。對(duì)于DDR3,這些所有的拓?fù)浣Y(jié)構(gòu)都是適用的,然而前提條件是走線要盡可能的短。Fly-By拓?fù)浣Y(jié)構(gòu)在處理噪聲方面,具有很好的波形完整性,然而在一個(gè)4層板上很難實(shí)現(xiàn),需要6層板以上,而菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)在一個(gè)4層板上是容易實(shí)現(xiàn)的。另外,樹(shù)形拓?fù)浣Y(jié)構(gòu)要求AB的長(zhǎng)度和AC的長(zhǎng)度非常接近(如圖2)。考慮到波形的完整性,以及盡可能的提高分支的走線長(zhǎng)度,同時(shí)又要滿足板層的約束要求,在基于4層板的DDR3設(shè)計(jì)中,合理的拓?fù)浣Y(jié)構(gòu)就是帶有少短線(Stub)的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。USB測(cè)試DDR測(cè)試檢查