DDR測(cè)試

要注意的是，由于DDR的總線上存在內(nèi)存控制器和內(nèi)存顆粒兩種主要芯片，所以DDR的信號(hào)質(zhì)量測(cè)試?yán)碚撋弦矐?yīng)該同時(shí)涉及這兩類芯片的測(cè)試。但是由于JEDEC只規(guī)定了對(duì)于內(nèi)存顆粒這一側(cè)的信號(hào)質(zhì)量的要求，因此DDR的自動(dòng)測(cè)試軟件也只對(duì)這一側(cè)的信號(hào)質(zhì)量進(jìn)行測(cè)試。對(duì)于內(nèi)存控制器一側(cè)的信號(hào)質(zhì)量來說，不同控制器芯片廠商有不同的要求，目前沒有統(tǒng)一的規(guī)范，因此其信號(hào)質(zhì)量的測(cè)試還只能使用手動(dòng)的方法。這時(shí)用戶可以在內(nèi)存控制器一側(cè)選擇測(cè)試點(diǎn)，并借助合適的信號(hào)讀/寫分離手段來進(jìn)行手動(dòng)測(cè)試。 DDR的信號(hào)探測(cè)技術(shù)方法；設(shè)備DDR測(cè)試方案

如何測(cè)試DDR？

DDR測(cè)試有具有不同要求的兩個(gè)方面：芯片級(jí)測(cè)試DDR芯片測(cè)試既在初期晶片階段也在封裝階段進(jìn)行。采用的測(cè)試儀通常是內(nèi)存自動(dòng)測(cè)試設(shè)備，其價(jià)值一般在數(shù)百萬美元以上。測(cè)試儀的部分是一臺(tái)可編程的高分辨信號(hào)發(fā)生器。測(cè)試工程師通過編程來模擬實(shí)際工作環(huán)境；另外，他也可以對(duì)計(jì)時(shí)脈沖邊沿前后進(jìn)行微調(diào)來尋找平衡點(diǎn)。自動(dòng)測(cè)試儀（ATE）系統(tǒng)也存在缺陷。它產(chǎn)生的任意波形數(shù)量受制于其本身的后備映象隨機(jī)內(nèi)存和算法生成程序。由于映象隨機(jī)內(nèi)存深度的局限性，使波形只能在自己的循環(huán)內(nèi)重復(fù)。因?yàn)镈DR帶寬和速度是普通SDR的二倍，所以波形變化也應(yīng)是其二倍。因此，測(cè)試儀的映象隨機(jī)內(nèi)存容量會(huì)很快被消耗殆盡。為此，要保證一定的測(cè)試分辨率，就必須增大測(cè)試儀的內(nèi)存。建立測(cè)試頭也是一個(gè)棘手的問題。因?yàn)镈DR內(nèi)存的數(shù)據(jù)讀取窗口有1—2ns，所以管腳驅(qū)動(dòng)器的上升和下降時(shí)間非常關(guān)鍵。為保證在數(shù)據(jù)眼中心進(jìn)行信號(hào)轉(zhuǎn)換，需要較好的管腳驅(qū)動(dòng)器轉(zhuǎn)向速度。在頻率為266MHz時(shí)，開始出現(xiàn)傳輸線反射。設(shè)計(jì)工程師發(fā)現(xiàn)在設(shè)計(jì)測(cè)試平臺(tái)時(shí)必須遵循直線律。為保證信號(hào)的統(tǒng)一性，必須對(duì)測(cè)試頭布局進(jìn)行傳輸線模擬。管腳驅(qū)動(dòng)器強(qiáng)度必須能比較大限度降低高頻信號(hào)反射。 設(shè)備DDR測(cè)試方案DDR測(cè)試眼圖測(cè)試時(shí)序測(cè)試抖動(dòng)測(cè)試；

14.在本發(fā)明的一個(gè)實(shí)施例中，所述相關(guān)信號(hào)包括dqs信號(hào)、clk信號(hào)和dq信號(hào)，所述標(biāo)志信號(hào)為dqs信號(hào)。15.在本發(fā)明的一個(gè)實(shí)施例中，所述根據(jù)標(biāo)志信號(hào)對(duì)示波器進(jìn)行相關(guān)參數(shù)配置，具體包括：16.利用示波器分別采集標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的電平幅值；17.對(duì)標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的電平幅值進(jìn)行比較，確定標(biāo)志信號(hào)的電平閾值；18.在示波器中配置標(biāo)志信號(hào)的電平閾值。19.在本發(fā)明的一個(gè)實(shí)施例中，所述利用示波器的觸發(fā)功能將ddr4內(nèi)存的讀寫信號(hào)進(jìn)行信號(hào)分離，具體包括：20.將標(biāo)志信號(hào)的實(shí)時(shí)電平幅值與標(biāo)志信號(hào)的電平閾值進(jìn)行比較；21.將大于電平閾值的標(biāo)志信號(hào)和小于電平閾值的標(biāo)志信號(hào)分別進(jìn)行信號(hào)的分離，得到數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的標(biāo)志信號(hào)。

DDR測(cè)試

DDR5的接收端容限測(cè)試

前面我們?cè)诮榻BUSB3.0、PCIe等高速串行總線的測(cè)試時(shí)提到過很多高速的串行總線由于接收端放置有均衡器，因此需要進(jìn)行接收容限的測(cè)試以驗(yàn)證接收均衡器和CDR在惡劣信號(hào)下的表現(xiàn)。對(duì)于DDR來說，DDR4及之前的總線接收端還相對(duì)比較簡(jiǎn)單，只是做一些匹配、時(shí)延、閾值的調(diào)整。但到了DDR5時(shí)代(圖5.19),由于信號(hào)速率更高，因此接收端也開始采用很多高速串行總線中使用的可變?cè)鲆嬲{(diào)整以及均衡器技術(shù)，這也使得DDR5測(cè)試中必須關(guān)注接收均衡器的影響，這是之前的DDR測(cè)試中不曾涉及的。 DDR4信號(hào)質(zhì)量自動(dòng)測(cè)試軟件；

DDR測(cè)試

主要的DDR相關(guān)規(guī)范，對(duì)發(fā)布時(shí)間、工作頻率、數(shù)據(jù) 位寬、工作電壓、參考電壓、內(nèi)存容量、預(yù)取長(zhǎng)度、端接、接收機(jī)均衡等參數(shù)做了從DDR1 到 DDR5的電氣特性詳細(xì)對(duì)比。可以看出DDR在向著更低電壓、更高性能、更大容量方向演 進(jìn)，同時(shí)也在逐漸采用更先進(jìn)的工藝和更復(fù)雜的技術(shù)來實(shí)現(xiàn)這些目標(biāo)。以DDR5為例，相 對(duì)于之前的技術(shù)做了一系列的技術(shù)改進(jìn)，比如在接收機(jī)內(nèi)部有均衡器補(bǔ)償高頻損耗和碼間 干擾影響、支持CA/CS訓(xùn)練優(yōu)化信號(hào)時(shí)序、支持總線反轉(zhuǎn)和鏡像引腳優(yōu)化布線、支持片上 ECC/CRC提高數(shù)據(jù)訪問可靠性、支持Loopback(環(huán)回)便于IC調(diào)測(cè)等。 DDR有那些測(cè)試解決方案；設(shè)備DDR測(cè)試方案

DDR協(xié)議檢查后生成的測(cè)試報(bào)告；設(shè)備DDR測(cè)試方案

DDR測(cè)試

什么是DDR？

DDR是雙倍數(shù)據(jù)速率(DoubleDataRate)。DDR與普通同步動(dòng)態(tài)隨機(jī)內(nèi)存（DRAM）非常相象。普通同步DRAM（現(xiàn)在被稱為SDR）與標(biāo)準(zhǔn)DRAM有所不同。標(biāo)準(zhǔn)的DRAM接收的地址命令由二個(gè)地址字組成。為節(jié)省輸入管腳，采用了復(fù)用方式。地址字由行地址選通（RAS）鎖存在DRAM芯片。緊隨RAS命令之后，列地址選通（CAS）鎖存第二地址字。經(jīng)過RAS和CAS，存儲(chǔ)的數(shù)據(jù)可以被讀取。同步動(dòng)態(tài)隨機(jī)內(nèi)存（SDRDRAM)將時(shí)鐘與標(biāo)準(zhǔn)DRAM結(jié)合，RAS、CAS、數(shù)據(jù)有效均在時(shí)鐘脈沖的上升邊沿被啟動(dòng)。根據(jù)時(shí)鐘指示，可以預(yù)測(cè)數(shù)據(jù)和其它信號(hào)的位置。因而，數(shù)據(jù)鎖存選通可以精確定位。由于數(shù)據(jù)有效窗口的可預(yù)計(jì)性，所以可將內(nèi)存劃分成4個(gè)組進(jìn)行內(nèi)部單元的預(yù)充電和預(yù)獲取。通過突發(fā)模式，可進(jìn)行連續(xù)地址獲取而不必重復(fù)RAS選通。連續(xù)CAS選通可對(duì)來自相同行的數(shù)據(jù)進(jìn)行讀取。 設(shè)備DDR測(cè)試方案