采用這種時(shí)鐘恢復(fù)方式后，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動，所以數(shù)據(jù)傳輸 中增加的低頻抖動對于接收端采樣影響不大，因此更適于長距離傳輸。(不過由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動仍然會對接收端采樣產(chǎn)生比較大的影響。)

采用嵌入式時(shí)鐘的缺點(diǎn)在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開銷，降低了總線效率。

隨著技術(shù)的發(fā)展，一些對總線效率要求更高的應(yīng)用中開始采用另一種時(shí)鐘分配方式，即前向時(shí)鐘(ForwardClocking)。前向時(shí)鐘的實(shí)現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會增加抖動。

一個(gè)前向時(shí)鐘的典型應(yīng)用，總線仍然有單獨(dú)的時(shí)鐘傳輸通路，而與傳統(tǒng)并行總線所不同的是接收端每條信號路徑上都有一個(gè)DLL電路。電路開始工作時(shí)可以有一個(gè)訓(xùn)練的過程，接收端的DLL在訓(xùn)練過程中可以根據(jù)每條鏈路的時(shí)延情況調(diào)整時(shí)延，從而保證每條數(shù)據(jù)線都有充足的建立/保持時(shí)間。 數(shù)字信號常用的編碼方式有哪些？多端口矩陣測試數(shù)字信號測試價(jià)目表

采用并行總線的另外一個(gè)問題在于總線的吞吐量很難持續(xù)提升。對于并行總線來說， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐  量，也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總  線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個(gè)對比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長。

但是隨著人們對于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個(gè)采樣時(shí)鐘，為了保證所有的信號都滿足其建立保持時(shí)間的要求，在PCB上布線、換層、拐彎時(shí)需要保證精確等長。而總線工作速率越高，對于各條線的等長要求就越高，對于這么多根信號要實(shí)現(xiàn)等長的布線是很難做到的。

用邏輯分析儀采集到的一個(gè)實(shí)際的8位總線的工作時(shí)序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中，這8根線實(shí)際并不是精確一起跳變的。 多端口矩陣測試數(shù)字信號測試價(jià)目表上升時(shí)間是數(shù)字信號另一個(gè)非常關(guān)鍵的參數(shù)，它反映了一個(gè)數(shù)字信號在電平切換時(shí)邊沿變化的快慢。

要想得到零邊沿時(shí)間的理想方波，理論上是需要無窮大頻率的頻率分量。如果比較高只考慮到某個(gè)頻率點(diǎn)處的頻率分量，則來出的時(shí)域波形邊沿時(shí)間會蛻化，會使得邊沿時(shí)間增大。例如，一個(gè)頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時(shí)域信號，貝U其邊沿時(shí)間大概是0.35/2500M=0.14ns,即140ps。

我們可以把數(shù)字信號假設(shè)為一個(gè)時(shí)間軸上無窮的梯形波的周期信號，它的傅里葉變換

對應(yīng)于每個(gè)頻率點(diǎn)的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡(luò)線， 可以看到它有兩個(gè)轉(zhuǎn)折頻率分別對應(yīng)1/材和1/”（刁是半周期，。是邊沿時(shí)間）

從1/叫轉(zhuǎn)折頻率開始，頻譜的諧波分量是按I/?下降的，也就是-40dB/dec （-40分貝每 十倍頻，即每增大十倍頻率，諧波分量減小100倍）?？梢钥吹较鄬τ诶硐敕讲?，從這個(gè)頻 率開始，信號的諧波分量大大減小。

對于并行總線來說，更致命的是這種總線上通常掛有多個(gè)設(shè)備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進(jìn)一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時(shí)分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號時(shí)分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時(shí)也不需要再考慮8根線之間的等長關(guān)系。 數(shù)字信號可通過分時(shí)將大量信號合成為一個(gè)信號（稱復(fù)用信號），通過某個(gè)處理器處理后，再將信號解復(fù)用；

高速數(shù)字接口與光電測試

看起來我們好像找到了解決問題的方法，但是，在真實(shí)情況下，理想窄的脈沖或者無限 陡的階躍信號是不存在的，不僅難以產(chǎn)生而且精度不好控制，所以在實(shí)際測試中更多使用正 弦波進(jìn)行測試得到頻域響應(yīng)，并通過相應(yīng)的物理層測試系統(tǒng)軟件進(jìn)行頻域到時(shí)域的轉(zhuǎn)換以 得到時(shí)域響應(yīng)。相比其他信號，正弦波更容易產(chǎn)生，同時(shí)其頻率和幅度精度更容易控制。矢 量網(wǎng)絡(luò)分析儀(Vector Network Analyzer,VNA)可以在高達(dá)幾十GHz 的頻率范圍內(nèi)通過  正弦波掃頻的方式精確測量傳輸通道對不同頻率的反射和傳輸特性，動態(tài)范圍可以達(dá)到 100dB以上，所以在現(xiàn)代高速數(shù)字信號質(zhì)量的分析中，會借助高性能的矢量網(wǎng)絡(luò)分析儀對高 速傳輸通道的特性進(jìn)行測量。矢量網(wǎng)絡(luò)分析儀測到的一段差分傳輸線的通道損 耗及根據(jù)這個(gè)測量結(jié)果分析出的信號眼圖。
數(shù)字信號處理系統(tǒng)經(jīng)歷了單片DSP處理器、多片DSP處理器并行工作的架構(gòu)模式。多端口矩陣測試數(shù)字信號測試價(jià)目表

數(shù)字信號有哪些出來方式；多端口矩陣測試數(shù)字信號測試價(jià)目表

采用串行總線以后，就單根線來說，由于上面要傳輸原來多根線傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應(yīng)的并行總線高很多。比如以前計(jì)算機(jī)上的擴(kuò)展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標(biāo)準(zhǔn)),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達(dá)到了16Gbps(PCIe4.0代標(biāo)準(zhǔn))或32Gbps(PCIe5.0代標(biāo)準(zhǔn))。采用串行總線的另一個(gè)好處是在提高數(shù)據(jù)傳輸速率的同時(shí)節(jié)省了布線空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中，當(dāng)需要進(jìn)行高速數(shù)據(jù)傳輸時(shí)，使用串行總線的越來越多。

數(shù)據(jù)速率提高以后，對于阻抗匹配、線路損耗和抖動的要求就更高，稍不注意就很容易產(chǎn)生信號質(zhì)量的問題。圖1.10是一個(gè)典型的1Gbps的信號從發(fā)送端經(jīng)過芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘柭窂?，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號到達(dá)接收端后由于高頻損耗、反射等的影響，信號波形已經(jīng)變得非常惡劣，所以串行總線的設(shè)計(jì)對于數(shù)字電路工程師來說是一個(gè)很大的挑戰(zhàn)。 多端口矩陣測試數(shù)字信號測試價(jià)目表