對(duì)于一個(gè)理想的方波信號(hào)，其上升沿是無(wú)限陡的，從頻域上看 它是由無(wú)限多的奇數(shù)次諧波構(gòu)成的，因此一個(gè)理想方波可以認(rèn)為是無(wú)限多奇次正弦諧波 的疊加。

但是對(duì)于真實(shí)的數(shù)字信號(hào)來(lái)說(shuō)，其上升沿不是無(wú)限陡的，因此其高次諧波的能量會(huì)受到 限制。比如圖1.3是用同一個(gè)時(shí)鐘芯片分別產(chǎn)生的50MHz和250MHz的時(shí)鐘信號(hào)的頻 譜，我們可以看到雖然兩種情況下輸出時(shí)鐘頻率不一樣，但是信號(hào)的主要頻譜能量都集中在 5GHz以內(nèi)，并不見(jiàn)得250MHz時(shí)鐘的頻譜分布就一定比50MHz時(shí)鐘的大5倍。 數(shù)字信號(hào)的時(shí)鐘分配（Clock Distribution）;福建數(shù)字信號(hào)測(cè)試聯(lián)系方式

對(duì)于典型的3.3V的低電壓TTL(LVTTL)信號(hào)來(lái)說(shuō)，判決閾值的下限是0.8V,判決閾 值的上限是2.0V。正是由于判決閾值的存在，使得數(shù)字信號(hào)相對(duì)于模擬信號(hào)來(lái)說(shuō)有更高的 可靠性和抗噪聲的能力。比如對(duì)于3.3V的LVTTL信號(hào)來(lái)說(shuō)，當(dāng)信號(hào)輸出電壓為0V時(shí)， 只要噪聲或者干擾的幅度不超過(guò)0.8V,就不會(huì)把邏輯狀態(tài)由0誤判為1;同樣，當(dāng)信號(hào)輸出  電壓為3.3V時(shí)，只要噪聲或者干擾的幅度不會(huì)使信號(hào)電壓低于2.0V,就不會(huì)把邏輯狀態(tài)  由1誤判為0。

從上面的例子可以看到，數(shù)字信號(hào)抗噪聲和干擾的能力是比較強(qiáng)的。但也需要注意，這 個(gè)“強(qiáng)”是相對(duì)的，如果噪聲或干擾的影響使得信號(hào)的電壓超出了其正常邏輯的判決區(qū)間，數(shù)字信號(hào)也仍然有可能產(chǎn)生錯(cuò)誤的數(shù)據(jù)傳輸。在許多場(chǎng)合，我們對(duì)數(shù)字信號(hào)質(zhì)量進(jìn)行分析和 測(cè)試的基本目的就是要保證其信號(hào)電平在進(jìn)行采樣時(shí)滿足基本的邏輯判決條件。 廣西數(shù)字信號(hào)測(cè)試信號(hào)完整性測(cè)試數(shù)字信號(hào)抖動(dòng)的成因（Root Cause of Jitter）;

采用同步時(shí)鐘的電路減少了出現(xiàn)邏輯不確定狀態(tài)的可能性，而且可以減小電路和信號(hào)布線時(shí)延的累積效應(yīng)，所以在現(xiàn)代的數(shù)字系統(tǒng)和設(shè)備中***采用。采用同步電路以后，數(shù)字電路就以一定的時(shí)鐘節(jié)拍工作，我們把數(shù)字信號(hào)每秒鐘跳變的比較大速率稱為信號(hào)的數(shù)據(jù)速率(BitRate),單位通常是bps(bitspersecond)或者bit/s。大部分并行總線的數(shù)據(jù)速率和系統(tǒng)中時(shí)鐘的工作頻率一致，比如某51系列單片機(jī)工作在11.0592MHz時(shí)鐘下，其數(shù)據(jù)線上的數(shù)據(jù)速率就是11.0592Mbps;也有些特殊的場(chǎng)合采用DDR方式(DoubleDataRate)采樣，數(shù)據(jù)速率是其時(shí)鐘工作頻率的2倍，比如某DDR4內(nèi)存芯片，其工作時(shí)鐘是1333MHz,其數(shù)據(jù)速率是2666Mbps。還有些高速傳輸?shù)那闆r，比如PCle、USB3.0、SATA、RapidIO、100G以太網(wǎng)等總線，時(shí)鐘信息是通過(guò)編碼嵌入在數(shù)據(jù)流中，這種情況下雖然在外部看不到有專門(mén)的時(shí)鐘傳輸通道，但是其工作起來(lái)仍然有特定的數(shù)據(jù)速率。

數(shù)字信號(hào)的均衡(Equalization)

前面介紹了預(yù)加重或者去加重技術(shù)對(duì)于克服傳輸通道損耗、改善高速數(shù)字信號(hào)接收端信號(hào)質(zhì)量的作用，但是當(dāng)信號(hào)速率進(jìn)一步提高或者傳輸距離更長(zhǎng)時(shí)，**在發(fā)送端已不能充分補(bǔ)償傳輸通道帶來(lái)的損耗，這時(shí)就需要在接收端同時(shí)使用均衡技術(shù)來(lái)進(jìn)一步改善信號(hào)質(zhì)量。所謂均衡，是在數(shù)字信號(hào)的接收端進(jìn)行的一種補(bǔ)償高頻損耗的技術(shù)。常見(jiàn)的信號(hào)均衡技術(shù)有3種：CTLE(ContinuousTimeLinearEqualization)、FFE(FeedForwardEqualization)和DFE(DecisionFeedbackEqualization).CTLE是在接收端提供一個(gè)高通濾波器，這個(gè)高通濾波器可以對(duì)信號(hào)中的主要高頻分量進(jìn)行放大，這一點(diǎn)和發(fā)送端的預(yù)加重技術(shù)帶來(lái)的效果是類似的。有些速率比較高的總線，為了適應(yīng)不同鏈路長(zhǎng)度損耗的影響，還支持多擋不同增益的CTLE均衡器。圖1.35是PCle5.0總線在接收端使用的CTLE均衡器的頻響曲線的例子。 數(shù)字信號(hào)處理中的基礎(chǔ)運(yùn)算；

數(shù)字信號(hào)的建立/保持時(shí)間(Setup/HoldTime)

不論數(shù)字信號(hào)的上升沿是陡還是緩，在信號(hào)跳變時(shí)總會(huì)有一段過(guò)渡時(shí)間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)。更糟糕的是，通常的數(shù)字信號(hào)都不只一路，可能是多路信號(hào)一起傳輸來(lái)一些邏輯和功能狀態(tài)。這些多路信號(hào)之間由于電氣特性的不完全一致以及PCB走線路徑長(zhǎng)短的不同，在到達(dá)其接收端時(shí)會(huì)存在不同的時(shí)延，時(shí)延的不同會(huì)進(jìn)一步增加邏輯狀態(tài)的不確定性。

由于我們感興趣的邏輯狀態(tài)通常是信號(hào)電平穩(wěn)定以后的狀態(tài)而不是跳變時(shí)所的狀態(tài)，所以現(xiàn)在大部分?jǐn)?shù)字電路采用同步電路，即系統(tǒng)中有一個(gè)統(tǒng)一的工作時(shí)鐘對(duì)信號(hào)進(jìn)行采樣。如圖1.5所示，雖然信號(hào)在跳變過(guò)程中可能會(huì)有不確定的邏輯狀態(tài)，但是若我們只在時(shí)鐘CLK的上升沿對(duì)信號(hào)進(jìn)行判決采樣，則得到的就是穩(wěn)定的邏輯狀態(tài)。 數(shù)字信號(hào)的建立/保持時(shí)間（Setup/Hold Time）;廣西數(shù)字信號(hào)測(cè)試信號(hào)完整性測(cè)試

數(shù)字此案好的上升時(shí)間（Rising Time）;福建數(shù)字信號(hào)測(cè)試聯(lián)系方式

預(yù)加重是一種在發(fā)送端事先對(duì)發(fā)送信號(hào)的高頻分量進(jìn)行補(bǔ)償?shù)姆椒?，這種方法的實(shí)現(xiàn)是通過(guò)增大信號(hào)跳變邊沿后個(gè)比特(跳變比特)的幅度(預(yù)加重)來(lái)完成的。比如對(duì)于一個(gè)00111的比特序列來(lái)說(shuō)，做完預(yù)加重后序列里個(gè)1的幅度會(huì)比第二個(gè)和第三個(gè)1的幅度大。由于跳變比特了信號(hào)里的高頻分量，所以這種方法實(shí)際上提高了發(fā)送信號(hào)中高頻信號(hào)的能量。在實(shí)際實(shí)現(xiàn)時(shí)，有時(shí)并不是增加跳變比特的幅度，而是相應(yīng)減小非跳變比特的幅度，減小非跳變比特幅度的這種方法有時(shí)又叫去加重(De-emphasis)。圖1.26反映的是預(yù)加重后信號(hào)波形的變化。

對(duì)于預(yù)加重技術(shù)來(lái)說(shuō)，其對(duì)信號(hào)改善的效果取決于其預(yù)加重的幅度的大小，預(yù)加重的幅度是指經(jīng)過(guò)預(yù)加重后跳變比特相對(duì)于非跳變比特幅度的變化。預(yù)加重幅度的計(jì)算公式如圖1.27所示。數(shù)字總線中經(jīng)常使用的預(yù)加重有3.5dB、6dB、9.5dB等。對(duì)于6dB的預(yù)加重來(lái)說(shuō)，相當(dāng)于從發(fā)送端看，跳變比特的電壓幅度是非跳變比特電壓幅度的2倍。 福建數(shù)字信號(hào)測(cè)試聯(lián)系方式

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